| 題名 | CUDAを用いた並列LU分解の実装と評価 |
| 著者 | *竹下 洸資, 渡邊 誠也, 名古屋 彰 (岡山大学大学院 自然科学研究科) |
| Page | pp. 232 - 233 |
| Keyword | GPGPU, CUDA, LU分解 |
| Abstract | 近年，GPUの性能向上に伴い，GPGPUに関する研究が注目されている．また，CUDAなどの開発環境が整い，GPGPUの研究・開発が容易となってきた．ただし，GPUを十分に活用して高速な汎用計算を行うためには，GPUのハードウェアとしての特性を理解することが不可欠である． そこで，本研究ではGPUの効率的な利用方法を検討するため，GPGPU向け統合開発環境CUDAを用いて並列LU分解プログラムを実装し，その実行性能について評価した，その結果，GPUのピーク性能の10%程度の性能を得られることがわかった．また，コンスタントメモリの使用効果について調査し，その効果と実用性を報告した. |
| 題名 | JPEG 2000におけるDWTのハードウェア化とその評価 |
| 著者 | *畑 広志, 渡邊 誠也, 名古屋 彰 (岡山大学大学院 自然科学研究科) |
| Page | pp. 234 - 235 |
| Keyword | JPEG 2000, SFL, ハードウェア化, DWT |
| Abstract | JPEGの後継の技術として，多様な機能を有したJPEG 2000が標準化された．しかし，JPEG 2000はJPEGに比べ，高い処理能力を必要とし，速度が重視される分野では大きな問題となる． そこで本研究では，ソフトウェアで多くの処理能力が必要とされるJPEG 2000エンコーダのハードウェア化と，それによる性能向上について検討した．JPEG 2000エンコーダにおける高処理負荷な要素の1つがDWTであることが判明したため，DWTの処理をハードウェア記述言語SFLを用いて設計し，その動作検証，性能評価を行った．その結果，ハードウェア化によって，ソフトウェアによるDWT処理と比較し，処理速度を20倍以上，処理速度を数千分の1程度とできる見通しを得た． |
| 題名 | AES暗号回路のFPGAへの実装と評価 |
| 著者 | *山先 秀昌, 渡邊 誠也, 名古屋 彰 (岡山大学大学院 自然科学研究科) |
| Page | pp. 236 - 237 |
| Keyword | AES, FPGA, 暗号処理, SFL |
| Abstract | 通信の暗号化方式の代表的なものとしてAESがある．AESをハードウェア実装することで暗号処理のスループットの向上とオーバヘッドの軽減，また，低消費電力化によるエネルギー効率の向上が期待できる．本研究では，AESの暗号処理回路をハードウェア記述言語のSFLとVerilog HDLを用いて設計し，動作検証，論理合成を行って評価した．その結果から，ソフトウェア実装と比較してスループットは最大で約3倍，消費エネルギーは2%程度で実現可能であると見積もることができ，AESのハードウェア化による効果が大きいことを確認した． |
| 題名 | Globally Asynchronous Locally Synchronous Systemに対する非同期バスの一構成法 |
| 著者 | *近藤 真史 (岡山県立大学大学院), 横川 智教, 佐藤 洋一郎, 早瀬 道芳 (岡山県立大学) |
| Page | pp. 238 - 239 |
| Keyword | GALSシステム, バスアーキテクチャ |
| Abstract | 大規模デジタルシステムの実現形態として，Globally Asynchronous Locally Synchronous System (GALSS)が注目されている．GALSSの速度性能は非同期的なデータ転送担う非同期バスの構成法に強く依存する．本稿では，GALSSの速度性能の向上を指向して，非同期バスを環状に接続したring segmented busを提案し，シミュレーションにより従来のバス構成に比して優れた速度性能を実現できることを確認している． |
| 題名 | FPGAを用いた2D/3D変換システムボードの開発 |
| 著者 | *小林 翔太, 小椋 清孝, 森下 賢幸 (岡山県立大学/情報工学部) |
| Page | p. 240 |
| Keyword | FPGA, 3D, 立体 |
| Abstract | 近年，3D関連技術はめざましい発展を遂げ，3D映像が身近なものとなりつつある．医療，アミューズメントなどの分野では豊かな映像表現手段として3D技術は重要なものと考えられるようになってきた．しかし，3Dテレビを中心とした3Dシステムの性能向上が進む半面，表示すべき3D映像ソフトが少ないという現状がある． そこで本研究では，各種の映像出力機器からの2D映像データに対して3D変換処理を行う2D/3D変換ボードの開発を行う．2D/3D変換とは，通常の2D映像として製作された従来のコンテンツを3Dに変換する技術である．ここでは，2D/3D変換処理をFPGAに実装する．2D/3D変換は，PC上のソフトウェアでも行うことができるが，利便性を求めてシステムのハードウェア化を行う．本システムボードでは，入力はDVDプレーヤー等から行い，出力は市販されている3Dモニタや，プロジェクタ(2台使用してスクリーンへの立体投影)など，様々な機器に接続することを想定している． |
| 題名 | 整数除算器を用いた動的再構成型浮動小数点数除算器の開発 |
| 著者 | *坂本 雄生 (岡山県立大学大学院 情報系工学研究科), 森下 賢幸, 小椋 清孝 (岡山県立大学 情報工学部) |
| Page | p. 241 |
| Keyword | 動的再構成, 浮動小数点数, 除算器 |
| Abstract | 科学技術計算や画像処理などに必要とされる浮動小数点数除算器の回路規模を削減するため，仮数部の処理に整数除算器を利用する動的再構成可能な浮動小数点数除算器( Dynamically Reconfigurable Floating point number Divider : DRFPD)を開発する． 本研究では，単精度の整数除算器と指数部処理専用回路等を使用して，それらの接続を変更することで，浮動小数点数除算器を構成する方法について検討し，実際に回路設計を行い，処理性能や回路規模を評価する． |