| 題名 | 障害潜在時間を考慮したクラスタシステムにおける多重障害からの回復技術 |
| 著者 | *別所 典明, 土肥 正 (広島大学大学院工学研究科情報工学専攻) |
| Page | p. 193 |
| Keyword | チェックポイント, 障害潜在時間, クラスタシステム, 期待オーバーヘッド, 環境分散 |
| Abstract | 本稿では，歪チェックポインティング（Skewed Checkpointing；SC）\cite{Nakamura_2004}に着目する． 一般的に，システム障害において障害を引き起こす誤ったデータ等が埋め込まれた後，実際に障害が起きるまでには障害潜在時間が存在する．クラスタシステムにおいて CP 配置手法を決定する場合，障害潜在時間は回復動作に影響を与える．そこで本稿では, クラスタシステムにおける CP 配置手法のひとつである SC モデルに対して，障害潜在時間を考慮した信頼性モデルを提案する．さらに， CP 配置を伴うクラスタシステムにおける期待オーバーヘッドを厳密に導出し，期待オーバーヘッドを最小にする最適な CP 配置計画を求める. |
| 題名 | Markovian Analysis of Prefix-Consistent Snapshot Isolation |
| 著者 | *Chao Luo, Hiroyuki Okamura, Tadashi Dohi (Department of Information Engineering, Graduate School of Engineering, Hiroshima University) |
| Page | p. 194 |
| Keyword | Database isolation, Snapshot isolation, Performance evaluation |
| Abstract | In this paper, we consider continuous-time Markov chain models of PCSI and CSI. According to probabilistic analysis, we derive the system throughput in steady state for each model. |
| 題名 | MapReduceを用いた並列処理に関する研究 |
| 著者 | *角 佳代子 (松江工業高等専門学校専攻科), 福岡 久雄 (松江工業高等専門学校情報工学科) |
| Page | pp. 195 - 196 |
| Keyword | MapReduce, グラフ同型性判定問題, 並列処理 |
| Abstract | MapReduceとは、コンピュータクラスター上で大規模なデータの分散処理を行うために、Google社によって考案されたプログラミングモデルである。このMapReduceは、もともとGoogle社のサーバ処理のために考案されたものであるが、膨大な量の計算を必要とする数学的問題にも応用することができる。その例がグラフ同型性判定問題である。このグラフ同型性判定問題にMapReduceを適用することで、MapReduceの有効性について検証する。 |
| 題名 | Lindaモデルに基づいたグリッドコンピューティングの研究 |
| 著者 | *郷原 哲也 (松江工業高等専門学校 専攻科), 福岡 久雄 (松江工業高等専門学校 情報工学科) |
| Page | pp. 197 - 198 |
| Keyword | Lindaモデル, Grid Computing, グラフ同型性判定問題 |
| Abstract | 近年における計算機ハードウェアの性能向上の大部分は，複数の演算を同時実行する並列プログラミングや、複数の計算機資源を複合するGrid Computingなどの技術によりによって得られている。 本研究は，LindaモデルとGrid Computingについて学び，複数の高速演算装置を統括する計算システムの実装とその性能評価を行う事を目標とする．具体的には，並列プログラミングの1モデルであるLindaモデルをGrid Computing手法に応用し，Cell/B.E.を始めとする複数の高速プロセッサをネットワーク越しに結ぶことで仮想的なコンピュータを実装し，並列処理による処理効率の変化を調査する． |
| 題名 | ネット長分布に注目したマルチコアプロセッサ環境におけるLSI並列概略配線の実行速度の解析 |
| 著者 | *新谷 康弘, 稲木 雅人, 若林 真一 (広島市立大学大学院情報科学研究科) |
| Page | pp. 199 - 200 |
| Keyword | マルチコア, マルチスレッド, 配線設計, LSI設計 |
| Abstract | LSI設計における配線設計は，与えられた素子配置に対して，素子間をつなぐ配線経路を決定する工程である．近年ではLSIの高集積化により配線数が膨大となり，コンピュータによる自動設計が行われるが，依然として設計に長期間を要している．そのため，並列コンピュータやPCクラスタを用いた並列処理による実行時間の削減が試みられてきた． 本研究では，マルチコアプロセッサ環境における配線設計の高速化を目的とする． まず既存の並列配線アルゴリズム\cite{BK1}に対して予備実験を行った結果，逐次処理と比較した場合の実行時間の削減率は処理の対象となる回路によって異なることが分かった． そこで本研究では回路の特徴を示す指標として，ネット長の分布に着目し，ネット長の分布と使用するコア数（スレッド数）に対する実行時間の関係を解析する．解析結果に基づいて，アルゴリズムの適切なパラメータ値の導出やアルゴリズム自体の改良を行うことで実行時間の短縮を目指す． |