| 題名 | 制御ハザード回避のためのSystemVerilog アサーション |
| 著者 | *冨岡 涼太, 高橋 隆一 (広島市立大学大学院 情報科学研究科) |
| Page | p. 177 |
| Keyword | 設計検証, SystemVerilog アサーション, RISC, マイクロアーキテクチャ |
| Abstract | 近年プロセッサの大規模化や複雑化に伴い検証とテストが重要な課題となっている．本研究ではRISCマシンにおいて要となる制御ハザードを回避するためのSystemVerilog アサーション (SVA) の構成を模索した．一般の場合については，SVA 構成の指針があるが特定のマイクロアーキテクチャを対象とする構成方法については指針がない，本研究では設計作業の補助となるようなSVAの構成を試みた．PCがどのように更新されるかの場合分けをアサーション構成の指針とした．場合分けは3通りとなった．要となる制御ハザードに注目することで，RISCマイクロアーキテクチャを短期間に設計することができた．より広範なアサーションを組織的に構成する手法の開発などが今後の課題である． |
| 題名 | CISCマイクロアーキテクチャ検証のためのSystemVerilogアサーション |
| 著者 | *松岡 泰生, 高橋 隆一 (広島市立大学大学院 情報科学研究科) |
| Page | p. 178 |
| Keyword | 設計検証, SystemVerilogアサーション, CISC, マイクロアーキテクチャ |
| Abstract | 設計の大規模化に伴い検証とテストが重要な問題になっている．1990年代には論理合成技術が普及した．検証技術はこれに続く技術である．本研究ではCISCマイクロアーキテクチャ検証のためのSystemVerilogアサーションの構成を模索した．本研究で用いた検証方法はアサーションベース検証(ABV)と呼ばれるものである．アサーションは検証対象の設計が満たすべきプロパティである．ABVは検証対象に対して仕様が満たされているかをチェックする．設計した4段パイプラインのCISCマイクロアーキテクチャにおけるデータの受け渡しに注目することで検証が有効に行われることを示した．本研究ではある結果に対する要因が存在するというスティミラス動作のアサーションを工夫した． |
| 題名 | 計算精度低下を検出するPCエミュレータの開発 |
| 著者 | *松田 稔彦, 北村 俊明 (広島市立大学大学院 情報科学研究科) |
| Page | pp. 179 - 180 |
| Keyword | 精度解析, エミュレーション |
| Abstract | コンピュータの数値計算，特に浮動小数点演算において，計算結果に誤差が含まれる場合がある．浮動小数点演算を規格化したIEEE754では，桁落ち，情報埋没は検出不可能なため，計算結果の信頼性保証が不十分である．本研究の目的は，計算精度低下の検出が十分に可能な計算環境の構築である．そして，オープンソースのPCエミュレータであるQEMUに検出システムを実装した。QEMU上で実行する浮動小数点演算に精度低下が発生した場合，検出が可能である．検出システムの実装後，計算結果に誤差が発生するワークロードを実行し，計算精度低下の検出に成功した．今後は精度低下が発生した箇所をユーザにわかりやすく提示する機能の改良等が必要である． |
| 題名 | アーキテクチャシミュレータレベルにおける消費電力推定の研究 |
| 著者 | *木村 光隆, 寺内 衛, 北村 俊明 (広島市立大学大学院情報科学研究科) |
| Page | pp. 181 - 182 |
| Keyword | 消費電力予測, 回路シミュレーション, アーキテクチャレベル |
| Abstract | 消費電力削減という課題に対して，設計者は早い段階から消費電力について検討する必要がある．本研究では消費電力を設計早期段階から検討できるようにするためサイクルレベルアーキテクチャシミュレータに組み込むことのできる簡易的なモデルの提供を目指す．先行研究では各モジュールにおいて詳細な電力解析を行なわず、実行されたかどうかだけを扱っている．そこで，今回，連想メモリ（Content Addressable Memory）を設計し回路シミュレータSPICEを用いて消費電力を測定する環境を構築し，入出力のデータパターンに対して電力消費がどのように変化するかを表わす電力評価関数を検討した． |
| 題名 | 動的再構成型並列処理プロセッサDRCAP2における命令レベル並列処理 |
| 著者 | *有江 吉範 (岡山県立大学大学院), 森下 賢幸, 小椋 清孝, 伊藤 信之 (岡山県立大学) |
| Page | p. 183 |
| Keyword | 命令レベル並列処理, 動的再構成 |
| Abstract | 近年、プロセッサの高速化が要求されている。 本稿では、セルアレイを用いた並列化処理と動的再構成技術を用いたパイプライン処理を同時に実行することで、高速な演算を実現するためのプロセッサDRCAP2(2nd generation Dynamically Reconfigurable Cell Array Processor)の提案をしている。本稿では、DRCAP2に適した命令レベル並列処理の実行方式につて提案し、シミュレーションにより、逐次処理と比べ、高速化されることが確認できた。 |