| 題名 | FPGAに特化した高速なパイプライン化RSA暗号回路の実装 |
| 著者 | *川上 賢介, 重本 耕司, 中野 浩嗣 (広島大学大学院 工学研究科 情報工学専攻) |
| Page | pp. 485 - 486 |
| Keyword | FPGA, RSA, モンゴメリ乗算 |
| Abstract | FPGAは再構成可能なハードウェア素子であり，ハードウェア記述言語によって記述した回路データをダウンロードすることで，容易に回路の書き換えを行うことができる．本研究では，RSA暗号で用いられるべき乗剰余演算回路をFPGAに実装した．本手法のアルゴリズムはXilinx Virtex-5ファミリFPGAをターゲットとし，組み込みの信号処理エレメントであるDSP48Eと組み込みのメモリであるブロックRAMを効率的に用いる．本研究のアルゴリズムでは1024bitのべき乗剰余演算を1.96[Mbit/s]で実行することが可能であり，従来の研究と比べ優れた結果を得られた． |
| 題名 | CG法計算用再構成プロセッサHP-DSFPに用いる演算ユニットの構成検討 |
| 著者 | *川本 智之, 伴 大雅, 吉岡 佑記, 谷川 一哉, 弘中 哲夫 (広島市立大学大学院 情報科学研究科) |
| Page | pp. 487 - 488 |
| Keyword | 再構成型プロセッサ, 高精度演算 |
| Abstract | 近年, 計算機を用いた大規模計算が可能となり, 中でも大規模な疎行列の計算にはCG法を基本とした反復解法がよく利用されている. ただし, 演算精度が低いと, 丸め誤差の影響を受けて収束するまでの反復回数が増えてしまいリアルタイム性の求められる分野での利用が難しくなる. そこで, CG法を短時間で処理するための専用プロセッサとしてDigit Serial演算を用いて, 高精度演算を小面積で実現できるリコンフィギャラブルプロセッサであるDS-HIEアーキテクチャに基づくHP-DSFPの構成検討を行った. |
| 題名 | 高精度浮動小数点演算用リコンフィギャラブルアクセラレータに用いる 三角関数の実装手法に関する検討 |
| 著者 | *吉岡 佑記, 川本 智之, 伴 大雅, 谷川 一哉, 弘中 哲夫 (広島市立大学大学院 情報科学研究科) |
| Page | pp. 489 - 490 |
| Keyword | 再構成型プロセッサ, 高精度計算 |
| Abstract | 近年，流体解析計算や素粒子反応計算で用いられるCG法や，ループ積分など科学技術計算の分野において高精度な演算が必要となるケースが増加している．そこで我々は従来のパラレル浮動小数点演算器より面積が小さく配線量も少ないディジットシリアル浮動小数点演算器を用いたDS-HIEアーキテクチャに基づく8倍精度浮動小数点演算用リコンフィギャラブルアクセラレータであるHP-DSFPの開発を行っている． 本稿ではHP-DSFPに適した三角関数の実装手法の検討を行い，計算精度とHP-DSFP上での実行サイクル数において評価を行った． |
| 題名 | 再構成によるデータ転送オーバーヘッドを削減した再構成型プロセッサDS-HIEの性能評価 |
| 著者 | *梅田 賢一, 西永 康弘, 谷川 一哉, 弘中 哲夫 (広島市立大学大学院 情報科学研究科 情報工学専攻) |
| Page | pp. 491 - 492 |
| Keyword | 再構成型プロセッサ, DS-HIE, データ転送オーバーヘッド, 性能評価 |
| Abstract | 再構成型プロセッサにおいて連続した処理を複数の再構成情報に分割した場合，分割した処理間でデータ転送が必要となる．これにより，メモリへのデータの退避/復帰によるオーバヘッドが発生し，性能低下に繋がる．そこで，本研究室では，再構成部に多くの演算器を搭載でき，かつ，面積が増大しない手段として演算器にビットシリアル演算器を用いた再構成型プロセッサDS-HIEを開発している．本稿では，同じ面積の再構成型プロセッサDS-HIEにおいて演算器にビットシリアル演算を用いることで，従来のビットパラレル演算を用いた場合と比較して，性能向上を達成でき，かつ，再構成によるデータ転送オーバヘッドを削減可能かを評価する． |
| 題名 | リコンフィギャラブルシステムRC-SYS1における2次元DCTを用いたシステム性能評価 |
| 著者 | *徳永 和也, 児島 彰, 弘中 哲夫 (広島市立大学大学院 情報科学研究科 情報工学専攻) |
| Page | pp. 493 - 494 |
| Keyword | リコンフィギャラブルシステム, ２次元DCT, OS, FPGA |
| Abstract | 本研究室では， FPGAを複数管理しアプリケーション実行に利用可能なリコンフィギャラブルシステムと，システムに搭載するOS機能(RC-OS)や専用APIライブラリの開発を行っている．本稿では，作成したRC-OS機能をプロトタイプハードウェアである``RC-SYS1"上で動作させ，2次元DCT変換アプリケーション実行時間におけるRC-OSの影響を評価した．その結果，RC-OSの影響はアプリケーション実行時間が数分を超える場合，全処理時間の5%程度に収まる事がわかった．またRC-SYS1に関してRC-SYS1のPC-FPGA間バスがボトルネックとなっており，それを463.6MB/s以上のものに変更する事で4つのFPGAを最も効率よく利用でき，50MHzという低周波数でPCによる処理時間を20%上回るという試算が得られた． |
| 題名 | 数独ソルバーのハードウェア化による高速化 |
| 著者 | *中村 政智, 梶山 恭弘, 島本 浩司, 玉置 貴俊 (広島市立大学 情報科学部 情報工学科), 谷川 一哉, 弘中 哲夫 (広島市立大学大学院 情報科学研究科 情報工学専攻) |
| Page | pp. 495 - 496 |
| Keyword | 数独, ハードウェア化, バックトラック |
| Abstract | 従来のCPU上のプログラムでは，ソフトウェアの高速化には限界があり，劇的な高速化を望むことは難しい． そこで，ソフトウェアのアルゴリズムを直接ハードウェアにインプリメントする事によって，CPU上で動作させる上での制約をなくすことで，さらなる高速化を実現する方法が研究されている． そこで本稿では，ペンシルパズルの一種である数独を題材として取り上げ，バックトラックを行うプログラムをＣＰＵを介在させることなく，直接ハードウェアにインプリメントすることを試みた． その結果，バックトラックの回数を減らすために，値の確定を行う部分を改良することによって，さらなる高速化が期待できることが分かった． |
| 題名 | ＦＰＧＡを用いた共役勾配法の高速化の検討 |
| 著者 | *白石 雄, 伴 大雅, 谷川 一哉, 弘中 哲夫 (広島市立大学大学院 情報科学研究科 情報工学専攻) |
| Page | pp. 497 - 498 |
| Keyword | DS, FPGA, CG法, 高速化, 共役勾配法 |
| Abstract | 本研究では開発した演算器を用いた高精度演算による役勾配法(CG法)の高速化について検討を行う． 実際にHWによる処理の高速化を考える際，HWでの処理時間とは別にデータの転送時間について考慮しなければならない． その結果，転送時間が増加し，演算器の稼働率を低下させ，想定したものより処理に時間がかかるといった問題がある． 特に今回対象としているCG法は行列の次元数が上がる毎に扱うデータ量が増加するため次元数が高くなればデータの転送時間がネックになってしまう． そこで次元数1000の場合について，必要なデータ量，転送速度，演算器の構成を検討した上でソフトウェアのみで処理した場合と比較し，高速化が行える構成を明らかにする． |