| 題名 | OTA を用いた定抵抗高次フィルタ |
| 著者 | *片山 健一, 沖根 光夫 (広島工業大学) |
| Page | p. 561 |
| Keyword | OTA, ジャイレータ |
| Abstract | 本研究ではジャイレータを用いた定抵抗回路に着目して OTAによる定抵抗高次フィルタ関数の実現について論じて いる．フィルタ関数としては低域,高域フィルタはバターワー ス形と限定し,帯域フィルタは2次ブロックの縦続接続によっ て希望するフィルタ関数を実現している． |
| 題名 | 有極形低域フィルタのLCシミュレーション |
| 著者 | *三宅 宏樹, 沖根 光夫 (広島工業大学) |
| Page | p. 562 |
| Keyword | LCフィルタ, MOS積分器, 有極形 |
| Abstract | 筆者らは先に，MOSFETを用いてLCフィルタの低感度 性を受け継ぐLCシミュレーション形低域フィルタについて 報告した．しかし，有極形フィルタの回路方程式においては そのまま回路化すると微分器を必要とすることからその構成 は困難であった．そこで，本研究では式の変形により微分器 の使用を避けた有極形低域LCフィルタの一シミュレーショ ン法について提案している． |
| 題名 | 整数演算器を用いた浮動小数点数乗算器の動的再構成による実現 |
| 著者 | *竹谷 恵一, 森下 賢幸, 小椋 清孝 (岡山県立大学) |
| Page | p. 563 |
| Keyword | 動的再構成, 浮動小数点数演算, 整数乗算器 |
| Abstract | 科学技術計算や画像処理などに必要とされる浮動小数点数演算装置(FPU:Floating point number Processing Unit)の回路規模を削減するため，仮数部の処理に整数演算器を利用する動的再構成技術を開発している．本研究では，乗算器について構成方法と回路規模について検討した結果を報告する．整数乗算器と浮動小数点数乗算器を別々に用意した非動的再構成型乗算ユニットと仮数部の演算に整数乗算器を利用した動的再構成型乗算ユニットの回路規模を比較・検討した．今後の課題として動作周波数の改善及び浮動小数点数除算器のおいて動的再構成技術を利用することである． |
| 題名 | 音源方向を検出するための電流遅延回路の構築 |
| 著者 | *冨部 孝則, 西尾 公裕 (津山工業高等専門学校/電気電子工学科) |
| Page | pp. 564 - 565 |
| Keyword | アナログ回路, 聴覚, 視覚, 遅延線 |
| Abstract | これまでに、生体の視覚機能に学んで物体追跡システムが考案された。しかし、このシステムでは初期状態で視野から外れた対象物を追跡することができないといった問題点があった。生体は視覚だけではなく聴覚でも物体の位置を検出している。このような聴覚機能をこれまでのシステムに導入することにより、より高度な物体追跡システムの実現が可能になる。 本研究では、音源の方向を検出するモデルを電子回路で実現することを目的とした。そのために、そのモデルの主要な部分と考えられる遅延線をアナログ回路で実現することを試みた。考案した電子回路は、SPICEを用いたシミュレーション結果から、良好に動作することがわかった。 |
| 題名 | CCIIを用いた電流モード・アルゴリズミックA/D変換器の構成 |
| 著者 | 小川 覚美, *足立 大輔, 植田 珠理, 石橋 和幸 (米子工業高等専門学校 電気情報工学科) |
| Page | p. 566 |
| Keyword | A/D変換器, 電流モード, CCII |
| 題名 | スケーリングによる連想メモリの性能向上とばらつき影響の評価 |
| 著者 | *今福 渉, 榊原 尚吾 (広島大学 先端物質科学研究科 半導体集積科学専攻), Hans Juergen Mattausch, 小出 哲士 (広島大学 ナノデバイス・バイオ融合科学研究所) |
| Page | pp. 567 - 568 |
| Keyword | スケーリング, ばらつき, 連想メモリ |
| Abstract | 我々は，アナログ・ディジタル混載の回路を用いて高速・低消費電力かつ小面積の全並列型連想メモリを実現している. 更なる高性能化に向けて，テクノロジをスケーリングすることによって，低消費電力，小面積及び高速化が期待できるが，微細化に伴う素子ばらつきの影響の増大やリーク電流による消費電力の増加といった問題がある．本研究では，素子ばらつきを含めたスケーリング効果の影響をシミュレーションにより検証した．その結果，テクノロジをスケーリングすることによって，検索時間が最大53％，消費電力が最大82％の削減となった．さらに，チップ間ばらつきを想定しても，従来テクノロジを用いた連想メモリより低消費電力で，検索時間は，回路パラメータの最適化により127 ns以下となった．以上より，微細テクノロジを用いた連想メモリの実現は十分に有効であるということがわかった． |
| 題名 | リングオシレータを用いた90 nm CMOSテクノロジにおける製造ばらつきの解析 |
| 著者 | *賀谷 彰大 (広島大学 先端物質科学研究科 半導体集積科学専攻), 上口 光 (広島大学 ナノデバイス・バイオ融合科学研究所), 和泉 伸也 (広島大学 先端物質科学研究科 半導体集積科学専攻), Hans Juergen Mattausch, 小出 哲士 (広島大学 ナノデバイス・バイオ融合科学研究所) |
| Page | pp. 569 - 570 |
| Keyword | 製造ばらつき, リングオシレータ, 発振周波数, ばらつき要因の切り分け |