| 題名 | 大規模ハードウェアIPへのモデル検査の適用事例 |
| 著者 | *森光 勇太 (岡山県立大学大学院), 横川 智教 (岡山県立大学), 近藤 真史, 宮崎 仁 (川崎医療福祉大学), 佐藤 洋一郎, 有本 和民 (岡山県立大学) |
| キーワード | 記号モデル検査, SMV, Verilog-HDL, 形式手法 |
| アブストラクト | これまでに我々は，記号モデル検査のハードウェア設計検証への導入について研究開発を行ってきた．本稿ではその一環として，大規模ソーティングIPの特性検証に対して記号モデル検査を導入した事例について述べる．本適用では検査器としてNuSMVを用いる．対象システムはハードウェア記述言語の1つであるVerilog-HDLで記述されており，これを SMVプログラムとしてモデル化することにより検証を実現する． |
| 題名 | H.264符号化時の投機的CABACのための係数データ分布解析 |
| 著者 | *木下 巧登 (岡山県立大学大学院情報系工学研究科システム工学専攻), 小椋 清孝, 森下 賢幸, 伊藤 信之 (岡山県立大学情報工学部情報通信工学科) |
| キーワード | CABAC, H.264 |
| アブストラクト | 我々は，H.264が採用している算術符号化方式の一種である高い符号化効率を持つCABAC(Context-Adaptive Binary Arithmetic Coding)の演算量が非常に大きく高速化に関して，CABAC符号の大部分を占めるブロック係数データに注目し，出現符号を予測することで投機的に複数binに対する区間計算を行って高速化を行う方法を検討している．本研究では，そのために必要な係数データの非0シンボルの出現確率について，H.264リファレンスソフトウェアを用いて調査した． その結果，非0シンボルのうち”1”の割合が高く，ブロック先頭に”1”が出現する確率が83.8%〜90.3%であった．また，連続する数は1または2である場合が高いことがわかった． |
| 題名 | 領域ベースの耐故障ルーティングを用いる2次元メッシュNoCの部分再構成法 |
| 著者 | *清水 大樹, 福士 将 (山口大学大学院理工学研究科) |
| キーワード | Network-on-Chip, ネットワーク再構成, 耐故障ルーティング |
| アブストラクト | VSLIチップ内のノード間の接続方式として，Network-on-Chip が注目されている．2次元メッシュ型NoCの高信頼化手法として，ネットワーク再構成と耐故障ルーティングが研究されてきた． ネットワーク再構成は，故障ノードを含む2次元メッシュから，故障ノードを含まない論理的な2次元メッシュを構成する手法である． 耐故障ルーティングはノード間のパケット転送において故障ノードを迂回する手法で，故障ノードを覆う矩形領域を作成して迂回する領域ベースの手法がある． これら２つの手法にはそれぞれネットワークサイズの縮小，ルーティング性能の低下などの問題点を含んでいる．本研究では，両手法を併用した部分再構成という新たな手法を提案し，両手法の問題点を解決する． |
| 題名 | 並列VCの実現に向けたワーカの離脱を考慮したジョブスケジューリング |
| 著者 | *越智 郁, 福士 将 (山口大学大学院理工学研究科) |
| キーワード | ボランティアコンピューティング, 並列計算, ジョブスケジューリング, 冗長計算, 期待信頼度 |
| アブストラクト | 本稿では，ボランティアコンピューティング（VC）で並列計算を実行可能にすることを目的とした新たなジョブスケジューリング法を提案する．VCで並列計算を想定する場合，通信相手のワーカの離脱により，全体の計算が停止する問題を解決しなければならない．本提案手法では，計算の信頼性保証のために用いられる冗長計算に着目し，同じ冗長計算の枠組みでワーカの離脱に対処するアプローチを取る．具体的には，信頼度に基づく多数決法を拡張し，ワーカの離脱を考慮した冗長なジョブスケジューリングを行う．評価により，離脱を考慮しない手法と比べて，VCの実行時間を約60% 削減可能であることを示した． |
| 題名 | リングオシレータを用いたビットシリアル積和演算器の一構成法 |
| 著者 | *永田 将大, 近藤 真史 (川崎医療福祉大学), 岡本 大地, 佐藤 洋一郎 (岡山県立大学) |
| キーワード | デジタル補聴器, 積和演算器, リングオシレータ, 直列乗算器, DSP |
| アブストラクト | 近年，高齢化社会の進展に伴って，デジタル信号処理回路(DSP) を内蔵したデジタル補聴器が広く普及している．しかし，デジタル補聴器の高機能化に伴って，DSP への演算負荷が増大しており，その電池寿命は数日程度に留まっているのが現状である．本研究では，単一の全加算器のみを用いて演算を行う直列演算器に対して，リングオシレータを用いた動的なクロック生成手法を導入することにより，小面積かつ低消費電力な積和演算器を提案する．さらに，積和演算における加算処理をビット単位で乗算処理に統合し，加算処理に係る演算時間の短縮を図る．これに基づいた積和演算器を設計し，タイミングシミュレーションにより所望の動作を確認している． |